本文整理自 作者：胭脂扣（EETOP username）發(fā)在EETOP的論壇連載。去年EETOP微信推送過。之后論壇里又有了相應(yīng)的更新，現(xiàn)在重新整理更新給大家。

帖子地址： http://bbs./thread-606264-1-1.html

以下是整理之后的正文（為了便于閱讀，不同時(shí)段的更新用分割線做了分割）

其實(shí)這個(gè)題目只是一個(gè)幌子(現(xiàn)在還沒到進(jìn)階這一步，怎么能放棄)，作為一個(gè)小白（小編注：標(biāo)題里小白加了引號，現(xiàn)在的作者應(yīng)該早已不是小白了），從這學(xué)期開學(xué)和導(dǎo)師說了，畢設(shè)的方向是PLL，之所以比通常研二上學(xué)期才定畢設(shè)方向要早半學(xué)期，是因?yàn)槔蠋熀臀叶贾缹τ诂F(xiàn)在自身的基礎(chǔ)以及這邊實(shí)驗(yàn)室能提供的條件都有限，所以希望我自己早點(diǎn)選定方向，早點(diǎn)開始。 對于選擇方向，是在去年年底就開始考慮了，權(quán)衡了自己導(dǎo)師的生物醫(yī)學(xué)芯片的難度和自己的興趣，最后還是決定選自己感興趣的射頻方向，以及綜合了自己之前稍微有點(diǎn)數(shù)字電路的基礎(chǔ)，所以選擇數(shù)?；旌系纳漕l方向，從而在今年開學(xué)初和導(dǎo)師定了做pll。

既然選定了做pll，就開始要進(jìn)一步來確定是做哪方面應(yīng)用的pll。首先，在通信領(lǐng)域的pll非常廣，但是絕大部分還是集中在1-5G這個(gè)比較常用的波段。因?yàn)楸究频漠呍O(shè)和導(dǎo)航系統(tǒng)相關(guān)，所以賊心不死，毅然決然就要選做導(dǎo)航的射頻前端的本振信號。哈哈?。?！好任性。。。。
好啦?。?！好啦?。?！不扯那些沒用的了，說一下開這個(gè)貼的初衷唄，主要希望把接下來對于pll學(xué)習(xí)知識以及動(dòng)手建模，電路仿真，最好還有電路測試，這個(gè)成長周期做一個(gè)記錄，更重要的是希望在這里能得到前輩的指點(diǎn)，還有同樣和我一樣開始學(xué)習(xí)pll新人能互相討論，共同進(jìn)步。

XOR FPD：

      1、在相位誤差特性上具有高線性度。
      2、完全避免了死區(qū)問題
      3、更高的PFD噪聲和參考雜散
                
Tristate PFD：

       1、UP和DOWN的失配降低了線性度
      2、在reset路徑增加延遲單元來避免死區(qū)問題

在Σ△ Fractional-N FS中，選擇XOR FPD，由于它的高線性度避免折疊Σ△量化噪聲，通過提高參考頻率，電荷泵噪聲和參考雜散饋通的影響會(huì)降低。

分解為兩個(gè)設(shè)計(jì)階段：

一. 設(shè)計(jì)G(f)來實(shí)現(xiàn)需要的閉環(huán)特性
二. 設(shè)計(jì)A(f)來實(shí)現(xiàn)需要的G(f)

第一階段 設(shè)計(jì)G(f)來實(shí)現(xiàn)需要的閉環(huán)特性
A 帶寬、階數(shù)、形狀        
fo為閉環(huán)帶寬，fz為開環(huán)零點(diǎn)，3dB帶寬為2πfp，階數(shù)為滾降特性n
形狀取決于濾波器種類（巴特沃斯、貝塞爾、切比雪夫）
對形狀的影響最大的因素是主極點(diǎn)

B 類型
定義：開環(huán)傳遞函數(shù)的濾波器個(gè)數(shù)，一般為1型或2型，type 1 具有更快的穩(wěn)定時(shí)間Type2 允許濾波器的輸出實(shí)現(xiàn)任意直流值，同時(shí)強(qiáng)迫相位誤差達(dá)到0穩(wěn)定值。積分器可以實(shí)現(xiàn)任意值的直流電平轉(zhuǎn)換

更低的pll帶寬可以降低噪聲
更高的vco增益可以提高頻帶調(diào)諧寬度
更低的環(huán)路濾波器增益可以降低pll帶寬
更低的環(huán)路濾波器增益可以提高vco增益
Type1 pll沒有足夠的環(huán)路濾波器增益，導(dǎo)致環(huán)路濾波器輸出 有限，也就是vco的輸入范圍有限
Type1 pll需要DA來進(jìn)行控制電壓的粗調(diào)，環(huán)路濾波器進(jìn)行細(xì)調(diào)
Type2 pll具有積分器的環(huán)路濾波器可以任意設(shè)定直流輸出，從而自動(dòng)調(diào)諧整個(gè)頻率范圍
Type2 pll會(huì)產(chǎn)生尖峰（peaking）在閉環(huán)時(shí)，并且增加穩(wěn)定時(shí)間。原因在于peaking 值和穩(wěn)定時(shí)間與開環(huán)零點(diǎn)和閉環(huán)帶寬的比值有關(guān)（fz/f0比值提高將增加peakiing 幅度和超調(diào)量，在階躍響應(yīng)中），一般是1/10-1/6

環(huán)路濾波器設(shè)計(jì)
分為三個(gè)步驟
A、選擇傳輸函數(shù)
B、選擇拓?fù)浣Y(jié)構(gòu)
C、選擇傳輸函數(shù)的值

A、選擇傳輸函數(shù)
電荷泵電流設(shè)定比較自由，它影響環(huán)路濾波器的增益。對pll噪聲性能的要求也將影響電荷泵電流大小，更大的電流將產(chǎn)生更低的鑒相器噪聲。環(huán)路濾波器的值或者功耗約束了電荷泵最大電流

B、選擇拓?fù)浣Y(jié)構(gòu)
無源結(jié)構(gòu)：噪聲小、功耗低
有源結(jié)構(gòu)：電荷泵不需要寬電壓范圍、三階pll不需要電感
In general, there are two design rules that should be followed when using an active loop filter implementation. First, the output of the charge pump should always feed directly into a high-Q capacitor (i.e. a capacitor with minimal series resistance) in order to attenuate its high frequency content before it feeds into the loop filter opamp. The reason for doing so is that the opamp has limited bandwidth and can exhibit nonlinear behavior if it is directly driven with the high frequencies that are present in the charge pump output. The second rule is that the feedback of the opamp should be configured to achieve unity gain from the opamp terminals to its output. By doing so, the input referred noise of the opamp is not amplified in its influence on the loop filter output. The active topologies shown in Figure 11 achieve both of these desired characteristics.

C、參數(shù)估計(jì)
噪聲性能
主要來源：鑒相器噪聲和vco噪聲
鑒相器噪聲：自身白噪聲和雜散，參考頻率和分頻器的抖動(dòng)，電荷泵噪聲，和參考頻率雜散（可忽略）
vco噪聲：本身結(jié)構(gòu)的熱噪聲  在低頻時(shí)，由閃爍噪聲影響，滾降高于-20dB每十倍頻，但由于pll動(dòng)態(tài)特性的高通特性，基本濾除了閃爍噪聲。

前段時(shí)間根據(jù)別人論文的Verilog—A建模的pll代碼，我在AMS里仿真了，但是覺得有些抽象。所以參考了論壇的一些前輩的建議，選擇先使用cppsim工具進(jìn)行建模，可能這樣對環(huán)路函數(shù)更有直觀的感受，當(dāng)然有些大神建議MATLAB甚至手算，我抱著好用的態(tài)度還是先試試cppsim吧。

這周先通過《cppsim_vppsim_primer5》文檔大體了解cppsim這一套軟件其次閱讀《PLL Design Using the PLL Design Assistant Program》，介紹了用該軟件來設(shè)計(jì)pll的流程，摘錄了筆記發(fā)在了前面。
了解了設(shè)計(jì)流程后，通過《Fractional-N Frequency Synthesizer Design》

學(xué)了cppsim的基本操作以及在cppsim上設(shè)計(jì)和仿真小數(shù)分頻頻率綜合器的流程之后，開始學(xué)《CppSim/VppSim Primer for Cadence》教程，但是在調(diào)用cppsim時(shí)，出錯(cuò)：未定義功能-runcppsim，也就是說，應(yīng)該是我在配置cppsim時(shí)，有路徑或者什么其他問題

上圖是教程中的，但是我在操作中，沒有出現(xiàn)第二張圖 ，而是報(bào)錯(cuò)undefined function - runcppsimForm
這個(gè)問題好糾結(jié)啊，弄了好久還沒弄好，求路過大神指點(diǎn)指點(diǎn)

在昨天仿真鎖相環(huán)時(shí)出現(xiàn)了一個(gè)奇葩問題。定義電荷泵的輸出電流為100uA，而后面濾波器的電壓卻是在下降。
也就是說電荷泵這個(gè)模塊是在抽取電流，而不是輸出電流。這個(gè)非常的奇葩，我在仿真的時(shí)候探測電荷泵輸出電流端口的電流大小，顯示的是100uA。于是我另外搭建一個(gè)測試電路，用這個(gè)電荷泵的輸出端加電阻負(fù)載（電阻另一端接地），最后發(fā)現(xiàn)電阻對地的電壓是負(fù)的。而測試電荷泵輸出端口的電流還是顯示100uA，也就證明了，這里端口電流大小如果為正，那么代表的是外部輸入電荷泵的電流（注意，電流方向是外部向模塊內(nèi)部），盡管在模塊內(nèi)部定義這個(gè)端口為輸出端口。但事實(shí)上，電流的方向不是你定義為輸出就是對外部輸出的方向，而是相反的。
“奇葩思維”的原因是，我們使用Verilog-A描述語言，是描述電路，系統(tǒng)也是將它理解為一個(gè)電路模塊，而真正的電路模塊的端口是一個(gè)導(dǎo)線，導(dǎo)線是沒有方向的。因此我們默認(rèn)對一個(gè)電路的端口灌入電流的方向?yàn)檎?/span>

對理想模型進(jìn)行瞬態(tài)仿真，得到環(huán)路穩(wěn)定的時(shí)間是25+微秒，對于理想模型來說，這個(gè)時(shí)間是不是太長了？而且環(huán)路穩(wěn)定前的振蕩間隔太長，是不是因?yàn)槲野循h(huán)路帶寬調(diào)的太小了（選了100K）。還有，對于理想模型我還可以仿真其他什么參數(shù)呢？

25M參考頻率，輸出3G的瞬態(tài)仿真

在pll的Verilog-A建模后，在仿真時(shí)，環(huán)路濾波器的電壓（vco控制電壓）的過沖非常明顯，應(yīng)該怎么調(diào)整。

說是不知不覺一個(gè)月就過去了，可是在黑板上寫了倒計(jì)時(shí)，開始寫的40天（回家倒計(jì)時(shí)）到今天還有11天，每天把數(shù)字擦去寫上，還是能感覺到時(shí)間過得好快。而與時(shí)間并不對等的就是我的成果。差不多一個(gè)月吧，也該總結(jié)一下了。
大概花了一周多時(shí)間在cppsim上，然并軟！最后還是選擇Verilog-a建模，大概花了一周時(shí)間算了環(huán)路參數(shù)以及仿真出環(huán)路結(jié)果。
后面大概又花了一周做非理想建模，也就是考慮相位噪聲，抖動(dòng)，以及電流失配。但是沒有實(shí)現(xiàn)相位噪聲建模。
后面大概又花了一周做△Σ調(diào)制器，包括理論學(xué)習(xí)和建模，清楚的記得數(shù)模混合仿真的方法整整搞了兩天，最后發(fā)現(xiàn)不是混仿的方法不對，而是數(shù)字模塊寫的不對，這是因?yàn)闆]提前在modelsim中仿真數(shù)字模塊導(dǎo)致的，原本太自信數(shù)字模塊的代碼了。心塞的是，目前這個(gè)模塊還沒寫出可靠的代碼。決定暫時(shí)擱置。

接下來開始vco的學(xué)習(xí)與設(shè)計(jì)，而vco這一塊將是接下來的大任務(wù)。
細(xì)想一下，前面除了走了一些彎路之外，有一個(gè)問題是做東西的效率并不高。需要調(diào)整，但是又無從調(diào)整，心塞?。?！
有時(shí)候會(huì)總在一個(gè)問題上摳，最后發(fā)現(xiàn)問題不在那里?。?！所以多試試其他方法，多找找其他問題很重要?。。。?！

經(jīng)過這一段時(shí)間的pll學(xué)習(xí)與設(shè)計(jì)，喔！僅僅是建?！，F(xiàn)在積累了一些問題有待解決

1、在ken kundert的《Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers》還是不能正確地定義phase類型的端口，以及用white_noise和flicker_noise函數(shù)來模擬白噪聲和閃爍噪聲。
2、在整數(shù)分頻時(shí)，環(huán)路雖然穩(wěn)定了，但是穩(wěn)定前的過沖電壓非常大，高到2.5v，而我電路準(zhǔn)備用smic .18的庫，所以電路級的控制電壓只可能到1.8v（甚至由于考慮電荷泵等，實(shí)際控制電壓到1.4v），不知道會(huì)不會(huì)到電路級這個(gè)模型就崩了？
3、在設(shè)計(jì)小數(shù)分頻的△Σ調(diào)制器模塊中還是有問題，別人的代碼不能直接用，修改后，減少量化位數(shù)，環(huán)路有穩(wěn)定的跡象，但是控制電壓波動(dòng)太大。自己根據(jù)池保勇的論文中的結(jié)構(gòu)寫的代碼就完全不能出結(jié)果。
4、以上的問題準(zhǔn)備暫時(shí)不花大量時(shí)間來做，先把vco的學(xué)習(xí)與設(shè)計(jì)提上日程，這關(guān)系到下半年的流片時(shí)間。

LZ你好，我做了一陣子PLL，一些建議：
1. Cadence自帶的ahdl庫中有PLL各模塊的時(shí)域模型，可以參考。噪聲函數(shù)可參見verilog-A的ref，有較詳細(xì)的說明。
2. 整數(shù)環(huán)的帶寬過小會(huì)有較大過沖，可以先用稍大帶寬，待鎖定檢測OK或者等一段時(shí)間之后，環(huán)路穩(wěn)定，再切回窄帶寬。實(shí)際CPPLL中過沖大，則CP會(huì)進(jìn)入非線性區(qū)，輸出電流變小。
3. Sigma-delta代碼參考《Integrated Circuit Design for High-Speed Frequency Synthesis》第四章和第九章。
鏈接：http://bbs./thread-119868-1-1.html
4. 你在后續(xù)學(xué)習(xí)電路過程中遇到的大部分問題，應(yīng)該可以在Razavi的射頻微電子第二版中找到辦法。當(dāng)然，還有其他的，如果你有些時(shí)間，不妨一讀：
Design Methodology for RF CMOS Phase Locked Loops
Phaselock Techniques 3rd
Phase-Locked Loopsesign,simulation and applications
Jitter, Noise, and Signal Integrity at High-Speed...
PLL Performance, simulation and design
CMOS PLLs and VCOs for 4G Wireless  等等等等

作者回復(fù)：

謝謝指點(diǎn)！其中第一個(gè)問題用Verilog-A定義phase端口依舊無法定義！可能是本身軟件的問題！其中第二個(gè)問題用vco控制電壓有過沖的問題，我在把vco換成電路級，就沒有過沖了?。ú贿^我不太懂明白為啥）！
其中第三個(gè)問題暫時(shí)沒有做！

但是電容陣列值應(yīng)該是符合這個(gè)公式。Ctune=K0*C0+K1*C1+K2*C2+K3*C3+K3*C3+K4*C4+Cbias，想問用什么樣的辦法求出各個(gè)電容組，而且實(shí)際陣列值與理想曲線擬合度更高！

上圖是根據(jù)f與c的關(guān)系得到的理想曲線（縱坐標(biāo)是C，橫坐標(biāo)是控制位）網(wǎng)友 hughhuang 提問：

我覺得你試圖通過讓電容非線性變化來保證KV的線性變化是不可取的，因?yàn)殡S著工藝尺寸的減小，很難保證電容器件制作出來的具體數(shù)值，尤其是版圖不能保證很好地一致性的時(shí)候，但相對比例可以很好地保證（參考電流鏡），所以通常做法是采用不同增益的電容陣列，比如CT、FT，甚至有人采用比FT更小KV的電容陣列，用大的電容陣列保證range，用小的電容陣列保證KV線性度（正常的KV曲線只要取的間距足夠小，那么可以近似認(rèn)為是線性的）。我的建議僅供參考，希望多多討論共同提高。

作者回復(fù)：

我的意思是，通常我們把電容陣列做成按比例增長的，如果電容是按比例增加（也就是線性的），那么出來的頻率帶的間隔就不是一致的（前提是我們希望每條頻帶的增益基本不變），比方說第一條頻帶與第二條頻帶之間相差80M，而第十五條與十六條的頻帶之間就相差40M。也就是頻率越高，頻帶越密集，頻率越低，頻帶越稀疏！也就是你說的用大的電容陣列來保證頻率范圍一致性。

如果大電容陣列來保證頻率范圍一致性，那么電容陣列就應(yīng)該是非線性的。你的意思是否是，再增加一組小電容陣列來配合大電容陣列，使得最后總的電容值變化是非線性？

采用非線性電容陣列后得到較為理想的電容陣列值（彎曲的），并且通過與電感構(gòu)成LC振蕩電路，進(jìn)行s參數(shù)掃描得到與理想的頻率范圍接近的直線。

現(xiàn)在想問一下，如果采用非線性的電容陣列有什么弊端？或者二進(jìn)制權(quán)重電容陣列為什么是比較好的選擇？

前面兩張圖都是通過S參數(shù)掃描得到的電容值和諧振頻率。但是將設(shè)計(jì)好的LC Tank并入交叉耦合MOS對中之后，進(jìn)行PSS仿真，得到的諧振頻率大大縮水，應(yīng)該是什么原因呢？（還是我的設(shè)計(jì)方法本來就錯(cuò)了？）

上圖中，灰色的是pss仿真得到的諧振頻率，而橙色是LC Tank的s參數(shù)掃描的諧振頻率（也就是Y11的虛部為零）版主 JoyShockley 回復(fù)：

有論文就是用的非線性的電容陣列；以使得頻率線性。
    但為了簡便，和layout 方便，采用二進(jìn)制電容陣列。
     DCO 中，有Coarse bank （二進(jìn)制） 和Fine Bank （溫度計(jì)碼）；
     當(dāng)PLL開始控制Fine bank 的時(shí)候，頻率變化范圍不大，近似線性。

在DCO 中，因?yàn)檫@樣做太麻煩，電容設(shè)計(jì)自由度有限，難道幾十bit 一個(gè)一個(gè)去調(diào)嗎? 電容mismatch，會(huì)使得想的和得到的不一致。

上一篇出現(xiàn)了頻率縮水的問題，主要是因?yàn)閷艿募纳娙莸挠绊?，因此重新設(shè)計(jì)電容陣列，方法1：原來的電容陣列是以600M的調(diào)頻范圍去設(shè)計(jì)的，最后仿真得到的調(diào)頻范圍只有360M，因此增大設(shè)計(jì)冗余度，以1G的調(diào)頻范圍來計(jì)算出新的電容陣列值，最后仿真得到的調(diào)頻范圍為480M。依舊不滿足600M的要求；

方法2：仍然按照600M的調(diào)頻范圍來計(jì)算電容陣列值，在實(shí)際電路中采用兩倍的電容計(jì)算值，得到的頻率范圍有600M；

設(shè)計(jì)了采用二進(jìn)制權(quán)重法的電容陣列來對比線性度和相噪，可以看出線性度得到較好的提高，但是相噪?yún)s差了1dB左右；

分析原因：應(yīng)該是線性化需要6組電容開關(guān)，并且為了節(jié)省面積，使用與或邏輯重復(fù)利用了一些電容陣列，因此相對二進(jìn)制權(quán)重法陣列的4組開關(guān)，多出了很多有源器件。相噪因此降低！

后來想了想，把基礎(chǔ)知識的學(xué)習(xí)筆記挪到我的個(gè)人eetop上的博客去了，這篇帖子主要用來設(shè)計(jì)討論，post一些設(shè)計(jì)中的問題以及解決方法！
eetop上個(gè)人博客地址---打鐵匠---http://www./blog/1264080
在博客上會(huì)記錄每次看書看論文的學(xué)習(xí)筆記，歡迎大家指正！

自從2016.06.26在eetop上發(fā)了《鎖相環(huán)從入門到進(jìn)階到放棄》的帖子至此已經(jīng)約好長時(shí)間了，也就是從那個(gè)時(shí)刻開始著手進(jìn)入鎖相環(huán)的學(xué)習(xí)環(huán)節(jié)。當(dāng)然在這五個(gè)半月中間，除去暑假回家和出差等等花去一個(gè)半月，總共在這個(gè)項(xiàng)目中投入了4個(gè)月，完成了第一階段--建模，第二 階段--電路設(shè)計(jì)，到目前為止，PFD、CP、Divider、VCO整數(shù)分頻鎖相環(huán)的所有基本模塊的基本電路敲定，環(huán)路鎖定。

下面進(jìn)入第三階段--電路性能優(yōu)化，雖然基本電路出來了，能夠鎖定，但是預(yù)估性能還是距離目標(biāo)差很遠(yuǎn)的。所以整個(gè)第三階段尤為重要，如果說第二階段的電路設(shè)計(jì)更多的是學(xué)習(xí)基本知識，而第三階段更多是注重思考，很多細(xì)節(jié)問題將暴露出來。應(yīng)該說，這一階段的任務(wù)會(huì)更加艱巨的。
第三階段--電路性能優(yōu)化細(xì)分任務(wù)：
        1、根據(jù)目前電路的噪聲做整個(gè)pll的相位噪聲擬合
        2、尋找突破口，也就是找到需要優(yōu)化的模塊
        3、前仿tt工藝角性能達(dá)標(biāo)后，進(jìn)行其他工藝角仿真
        4、前仿所有工藝角達(dá)標(biāo)后，進(jìn)行版圖設(shè)計(jì)
        5、根據(jù)后仿結(jié)果，優(yōu)化電路以及版圖
與第三階段還有一些并行任務(wù)
        1、整理設(shè)計(jì)的寬帶vco的內(nèi)容，完成專利申請
        2、整理之前的頻率合成器VerilogA建模的內(nèi)容，完成一篇水文。     

前一階段暴露的問題
        1、本身電路中，能用到模電的知識并不是很多，其中PFD和分頻器基本全是觸發(fā)器，以及用數(shù)字方法設(shè)計(jì)的電路。電荷泵用了最簡單的電流鏡，vco最基本的交叉耦合。期間沒有涉及到一個(gè)放大器的設(shè)計(jì)，所以在接下來的設(shè)計(jì)中，要刻意引用更多模擬模塊，以便對模擬電路更深更全的學(xué)習(xí)。
        2、對于基礎(chǔ)知識的學(xué)習(xí)過程中，需要更多的回歸書本，而不是去找一大堆論文，以后要提醒自己尋找更合適的資料。
        3、在帖子中，曾許諾要一周一次分享與討論學(xué)習(xí)過程中的問題，然而之后并沒有做好這一點(diǎn)，以后要更多的整理記錄學(xué)習(xí)的內(nèi)容，及時(shí)在eetop上分享與討論。

好久沒來更新了，前段時(shí)間一直做AFC，陷進(jìn)去好久，特別是這樣數(shù)模混合的仿真開始學(xué)還是挺麻煩的。因?yàn)槲业腁FC有一部分是Verilog來寫的，在混仿的時(shí)候還是建議大家采用AMS吧，雖然開始學(xué)的時(shí)候比spectreVerilog要復(fù)雜一點(diǎn)，但是學(xué)會(huì)之后，功能要強(qiáng)大許多，特別是debug模式來查看數(shù)字模塊的內(nèi)部信號。

好不容易熬到第二階段了，因?yàn)橐獑为?dú)流片VCO，對于單獨(dú)流片VCO的話，它的輔助電路以及版圖布局優(yōu)化我還是沒有經(jīng)驗(yàn)，希望大神們指點(diǎn)一下。