Signoff 介紹——IR Drop(4)

mzsm 2022-06-22 發(fā)布于湖北

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本公眾號(hào)【讀芯樹：duxinshu_PD】主要介紹數(shù)字集成電路物理設(shè)計(jì)相關(guān)知識(shí)，才疏學(xué)淺，如有錯(cuò)誤，歡迎指正交流學(xué)習(xí)。

這是集成電路物理設(shè)計(jì)的第五個(gè)系列【signoff】的第十六篇文章，本篇文章主要介紹grid check Analysis相關(guān)內(nèi)容：

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Grid Check Analysis

電源網(wǎng)絡(luò)的連接不充分極易造成大的IR Drop問題。
在APR的早期，如完成placement和CTS之后可以進(jìn)行g(shù)ridcheck檢查電源網(wǎng)絡(luò)的連接是否充分。
gridcheck甚至不需要STA timing文件和SPEF文件。
perform gridcheck: 估算所有instance的電阻極大值進(jìn)行估算。
perform res_calc: 計(jì)算指定instance的有效電阻值。
如果instance有較差的power/ground連接，則該instance在gridcheck的report中會(huì)有較大的電阻值。

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Redhawk cmd

bsub -n 8 -Is readhawk -f gridcheck.tcl -P topname##################gridcheck.tcl##################import gsr gridcheck.gsrsetup designsetup analysis_mode static

perform extraction -power -ground -perform gridcheck -limit 10000000 -o grid_check.rptexplore designexport db ir_gridcheckexit

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Global System Requirement

APACHE_FILES cleanCACHE_DIR ./tmpMULTI_THREADS 8TEMPERATURE 85TECHNOLOGY 12ENABLE_ATE 0USE_DEF_VIARULE 1USE_LIB_MAX_CAP 1REXTRACTION_DETAIL_LEVEL 1EXTRACT_INTERNAL_NET 1SPLIT_VIA_ARRAY VIA1 0.01MERGE_VIA_METAL 1VIA_BASED_PIN_CURRENT_DIST 1LOWEST_METAL M1ITERATIVE_SOLVER 0
IGNORE_LEF_DEF_MISMATCH 1IGNORE_LIB_CHECK 1IGNORE_DEF_ERROR 1IGNORE_PGARC_ERROR 1IGNORE_GDSMEM_ERROR 0PUSH_PININST 1PUSG_PG_PININST 1ADD_LEF_CELL_FOR_POWER 0DEF_TRUE_PATH_EXTENSION 1
TOP_CELL design_nameFREQ 500e6TOGGLE_RATE 0.3 2.0INPUT_TRANSITION 0.1nsVDD_NETS {VDD 0.8}GND_NETS {VSS 0}
TEMPERATURE_EM 110EM_LENGTH_USE_MAX_LENGTH 1USE_DRAWN_WIDTH_FOR_EM 1USE_DRAWN_WIDTH_FOR_EM_LOOKUP 1
TECH_FILE {apache_design.tech}LEF_FILES {tech.lef cell.lef}LIB_FILES {cell1.lib cell2.lib}DEF_FILES {block.def block design.def top}BLOCK_STA_FILES {FREQ_OF_MISSING_INSTANCE 500e6 design_name design.timing}CELL_RC_FILE {cell_name cell.spef design_name design.spef}NET_LOAD_FILE {net_load.list}VCD_FILE {design_name design.vcd          FILE_TYPE VCD          FRONT_PATH '/test/'          SUBSTITUTE_PATH ''          SELECT_RANGE -1 -1          TRUE_TIME 1           }PAD_FILES {./design.ploc}GDS_FILES {}GSC_FILES {}APL_FILES {}DECAP_CELLS_FILES {dcap_cell.list}IGNORE_CELLS_FILES {fill_cell.list}IGNORE_LEF_CELL_PIN_FILE {ignore_pin.list}
DYNAMIC_SIMULATIN_TIME 10e9DYNAMIC_TIME_STEP 10e12DYNAMIC_PRESIM_TIME -1
VCD_X_LOGIC_STATE 3VCD_TIME_ALIGNMENT 1POWER_VCD_COVERED_THRESHOLD 0.001

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參考文獻(xiàn)

RedHawk User Guide

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來自： mzsm > 《IC》

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