• 本公眾號【讀芯樹：duxinshu_PD】主要介紹數(shù)字集成電路物理設計(PD)相關知識，才疏學淺，如有錯誤，歡迎指正交流學習。
  

這是集成電路物理設計的第一個系列【physical cell】的第二篇文章，本文主要講TAP Cell相關知識：

1，什么是TAP Cell?

• TAP Cell只有兩個連接關系：nWell連接VDD，pSub連接VSS。

• TAP Cell沒有 input pin和output pin，內(nèi)部沒有任何邏輯功能。

• 早期的standard cell內(nèi)部包含tap cell （taped standard cell），新工藝的standard cell內(nèi)部一般不包含tap cell，而是使用單獨的tap cell (tapless standard cell)。

• Tap Cell的layout:
  

2，為什么要加入TAP Cell?

• 對于所有的standard cell，PMOS晶體管位于nWell中，NMOS晶體管位于pSub襯底中。nWell需要連接到VDD，pSub需要連接到VSS，這樣連接可以防止發(fā)生latch up問題（具體見4）。

3，如何Insert TAP Cell?

• 實際上并不需要每個standard cell的nWell/pSub都需要連接VDD/VSS，只需要Row上隔一段距離連接就可以。

• tap cell在擺放好macro之后，在擺放standard cell之前放置。

• 兩個tap cell之間的擺放距離需要根據(jù)DRC rule來設置。

  FC/ICC2 cmd:

  >create_tap_cells -lib_cell */TAPCELL -distance $distance -minn_horizontal_periphery_spacing 1 -pattern stagger -no_abutment -no_abutment_horizontal_spacing 1 -no_abutment_corner_spacing 3 -skip_fixed_cells.

  Innovus cmd:
  

  >set_well_tap_mode -rule $welltap_D -bottom_tap_cells $bottom tap_cell -top_tap_cell $top_tap_cells -cell $tap_cells
  >set_well_tap_mode -insert_cells {{TAPCELL1 rule $distance1} {TAPCELL2 rule $distance2}}
  
  >addWellTap -cell $tap_cells -cellInterval [expr 4*$welltap_D] -checkerBoard -incr *
  
  >verifyWellTap 

4，什么是Latch Up?

• Latch Up是CMOS電路的一種寄生現(xiàn)象，當Latch Up發(fā)生時，會形成一條從VDD到GND的低電阻通路，這會產(chǎn)生大電流，對芯片造成不可逆的損傷。

• 在CMOS電路中，兩個寄生的BJT結(jié)構（PNPN）會形成Latch Up結(jié)構。

• PNPN寄生結(jié)構一般是不會處于開啟狀態(tài)，但當其達到觸發(fā)條件時，會瞬態(tài)開啟并形成一個從VDD到VSS的低電阻通路，且該狀態(tài)發(fā)生后便不再需要觸發(fā)條件也可以自己維持觸發(fā)狀態(tài)。
  

  

• 下圖是常見的CMOS電路中PNPN結(jié)構寄生產(chǎn)生的Latch Up結(jié)構，為避免觸發(fā)該Latch Up 結(jié)構，需要將寄生的兩個PN二極管反偏防止其導通，即p-substrate連接GND，nWell連接VSS（這也是tap cell的作用）。
  

5，如何預防Latch Up的發(fā)生？

• add Tap Cell (nWell/pSub contacts)

• Guard rings

There rings will collect the minority carriers and avoid the development of potential difference between body and source which activate the BJTs

• Well isolatioon by trench

  Isolate the NMOS and PMOS using oxide trench and Buried oxide

  
  

• Epitaxial layer

  This is called P on P+. provides a low impedance path for minority carriers.

  
  

• Retrograde well doping

  In retrograde well doping, peak concentration is in deep inside the nWell, no in surface.

  
  

• Combination of epitaxial layer and retrograde well doping

• ESD circuit

• SOI technology

  No Latch Up Issue.

  Less parasitic capacitance, leads to less leakage current.

  Self heating problem.

6，參考資料