主信號(hào)源是同步輻射裝置的關(guān)鍵組成部分之一，它不僅用于產(chǎn)生同步輻射光源各子系統(tǒng)所需的穩(wěn)定度極高的參考信號(hào)，還用于生成整個(gè)裝置的控制系統(tǒng)所需的高精度工作時(shí)鐘。一般使用射頻信號(hào)源作為主信號(hào)源，而商業(yè)射頻信號(hào)源一般只配備單輸出通道，遠(yuǎn)遠(yuǎn)不能滿足同步輻射裝置的需要，使用傳統(tǒng)功分器對(duì)主信號(hào)通道進(jìn)行擴(kuò)展又存在幅度衰減、精度下降且相位不一致的問(wèn)題。為解決上述問(wèn)題，利用射頻芯片AD9361，研究了對(duì)主信號(hào)源的單路輸出進(jìn)行擴(kuò)展的方法。該方法可根據(jù)用戶需求完成相應(yīng)數(shù)量的信號(hào)通道擴(kuò)展，設(shè)計(jì)了AD9361芯片和FPGA主控模塊相結(jié)合的硬件架構(gòu)。搭建實(shí)驗(yàn)平臺(tái)，開(kāi)展了射頻信號(hào)源在C波段擴(kuò)展的實(shí)驗(yàn)研究，對(duì)所提出的擴(kuò)展方法進(jìn)行實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，該方法能保證擴(kuò)展信號(hào)的幅度、頻率與相位與主信號(hào)保持高度一致。

主信號(hào)源是同步輻射裝置的關(guān)鍵組成部分之一，它不僅用于產(chǎn)生同步輻射光源各子系統(tǒng)所需的穩(wěn)定度極高的參考信號(hào)，還用于生成整個(gè)裝置的控制系統(tǒng)所需的高精度工作時(shí)鐘，其性能決定著整個(gè)控制系統(tǒng)的性能[1]。

例如即將開(kāi)工建設(shè)的第四代同步輻射光源——合肥先進(jìn)光源（HALF），其超導(dǎo)主高頻系統(tǒng)提供的加速電場(chǎng)需滿足RMS≤0.1%的幅度穩(wěn)定度和RMS≤0.1°的相位穩(wěn)定度，這就意味著HALF超導(dǎo)主高頻系統(tǒng)的低電平控制器需達(dá)到0.01%的幅度穩(wěn)定度和0.01°的相位穩(wěn)定度[2]。要達(dá)到這一精度，低電平系統(tǒng)參考信號(hào)的質(zhì)量是極為關(guān)鍵的控制因素，這一參考信號(hào)就來(lái)自同步輻射裝置的主信號(hào)源[3]。除此之外，直線加速器系統(tǒng)、注入器系統(tǒng)、束流測(cè)量系統(tǒng)等子系統(tǒng)都需要主信號(hào)源提供其正常運(yùn)行所需的參考信號(hào)或同步時(shí)鐘[4]。

目前絕大多數(shù)同步輻射光源的主信號(hào)都直接使用高精度射頻信號(hào)源產(chǎn)生，其相位噪聲和時(shí)鐘抖動(dòng)都極小，但商業(yè)信號(hào)源價(jià)格昂貴，且同步輻射裝置只需要一個(gè)或幾個(gè)頻點(diǎn)，對(duì)于射頻信號(hào)源幾個(gè)GHz的帶寬是資源浪費(fèi)；同時(shí)射頻信號(hào)源一般只配備一路輸出，而同步輻射裝置有多個(gè)子系統(tǒng)需要主信號(hào)作為參考或工作時(shí)鐘，這種情況下就必須使用功分器進(jìn)行信號(hào)的分配。使用功分會(huì)導(dǎo)致每路輸出比主信號(hào)的幅度衰減若干個(gè)dB，并且輸出信號(hào)的相位也無(wú)法保持一致[5]。同步輻射裝置的某些子系統(tǒng)為了將減弱的信號(hào)恢復(fù)到可以使用的幅度，還要在支路上加入功放電路對(duì)信號(hào)進(jìn)行放大，從而引入噪聲，大大降低了主信號(hào)的精度，影響了后續(xù)的使用[6]。

針對(duì)上述問(wèn)題，本文利用射頻捷變芯片AD9361，將待擴(kuò)展的主信號(hào)下變頻至基頻，獲取其幅度、相位信息后，采用直接數(shù)字合成（DDS）技術(shù)重構(gòu)基頻，再利用AD9361的多個(gè)發(fā)射通道重新上變頻輸出主信號(hào)，實(shí)現(xiàn)了主信號(hào)源的通道擴(kuò)展。AD9361的高性能足以保證擴(kuò)展信號(hào)的幅度、頻率、相位精度與主信號(hào)能夠保持高度一致，從而解決同步輻射裝置主信號(hào)使用功分器分配導(dǎo)致的幅度衰減與精度下降問(wèn)題。本文搭建了實(shí)驗(yàn)平臺(tái)，開(kāi)展了射頻信號(hào)源擴(kuò)展的實(shí)驗(yàn)研究，并對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行了分析。

1　射頻信號(hào)源擴(kuò)展原理

1.1　AD9361性能參數(shù)及工作原理

AD9361是一款高性能、高集成度的射頻捷變收發(fā)器（RF Agile Transceiver）。該器件的可編程性和寬帶能力使其成為多種收發(fā)器應(yīng)用的理想選擇。

AD9361為寬帶零中頻架構(gòu)，具有自動(dòng)增益控制、直流失調(diào)校正、正交校正和數(shù)字濾波等功能，采用獨(dú)立的雙通道接收和雙通道發(fā)射。射頻信號(hào)的調(diào)諧范圍為70 MHz~6.0 GHz，射頻帶寬范圍為200 kHz~56 MHz，擁有集成的12位模/數(shù)轉(zhuǎn)換器（Analog to DigitalConverter，ADC）和數(shù)/模轉(zhuǎn)換器（Digital to Analog Converter， DAC）[7-8]。

接收通道如圖1所示，接收端為寬帶零中頻架構(gòu)。接收到的信號(hào)經(jīng)過(guò)低噪聲放大器后將信號(hào)分為I/Q兩路，再分別與正交的本振信號(hào)混頻得到I/Q兩路基帶信號(hào)，通過(guò)12位ADC對(duì)信號(hào)進(jìn)行數(shù)字化處理[9]。模擬信號(hào)經(jīng)ADC轉(zhuǎn)換為數(shù)字信號(hào)后，通過(guò)固定階數(shù)的半帶濾波器和可編程FIR濾波器進(jìn)行數(shù)據(jù)速率抽取處理，最后將信號(hào)數(shù)據(jù)傳輸至基帶處理器。同樣，每個(gè)AD9361芯片中均含有兩個(gè)獨(dú)立的接收通道，其功能也均由外部控制單元進(jìn)行設(shè)置。

AD9361的發(fā)射通道如圖2所示。在發(fā)射路徑中，從基帶處理器讀取到I/Q兩路數(shù)據(jù)，通過(guò)FIR濾波器和3個(gè)固定階數(shù)的半帶濾波器濾波和數(shù)據(jù)速率插值處理，濾波器可設(shè)置為旁路[10]。I/Q兩路的12位DAC具有可調(diào)的采樣速率，信號(hào)通過(guò)DAC轉(zhuǎn)換為模擬信號(hào)后，兩路信號(hào)將進(jìn)行濾波以移除采樣偽像，最后饋入混頻器進(jìn)行上變頻和相位自動(dòng)校準(zhǔn)。I路和Q路信號(hào)進(jìn)行合路，形成輸出級(jí)的射頻信號(hào)發(fā)射出去[11]。AD9361芯片中包括兩個(gè)獨(dú)立的發(fā)射通道，并由外部控制單元實(shí)現(xiàn)互相獨(dú)立功能設(shè)置。

1.2　信號(hào)源擴(kuò)展方法及裝置設(shè)計(jì)

對(duì)信號(hào)源的擴(kuò)展可采用一定數(shù)量的AD9361射頻電路來(lái)實(shí)現(xiàn)。擴(kuò)展方法的工作原理如圖3所示，具體方法如下。

利用一塊AD9361芯片的1路RX對(duì)信號(hào)源某一通道的原始信號(hào)進(jìn)行下變頻接收，經(jīng)I/Q正交解調(diào)得到原始信號(hào)的幅度及相位信息后，經(jīng)FPGA主控模塊的ADC采樣、DDS合成，再經(jīng)DAC轉(zhuǎn)換至N塊AD9361芯片中，同時(shí)通過(guò)FPGA電路同步控制2N路TX上變頻發(fā)射，利用AD9361芯片的高性能精確“復(fù)制”待擴(kuò)展通道的原始信號(hào)，從而實(shí)現(xiàn)對(duì)信號(hào)源1路原始信號(hào)的高一致性擴(kuò)展。

按照上述方法，信號(hào)源擴(kuò)展裝置采用AD9361+FPGA的硬件架構(gòu)。整個(gè)裝置主要由AD9361射頻收發(fā)器模塊、FMC（FPGA Mezzanine Card）連接模塊、電源模塊和ZYNQ FPGA主控模塊組成，硬件架構(gòu)框圖如圖4所示。

其中，ZYNQ系列FPGA處理器將雙核ARM Cortex-A9 MPCore處理器的處理系統(tǒng)（Processing System, PS）與可編程邏輯資源的可編程邏輯（Programmable Logic, PL）系統(tǒng)集成在一起，靈活性、可配置性更高，功耗更低，提高了數(shù)字信號(hào)處理的效率和速度[12-13]。ZYNQ系列可擴(kuò)展處理平臺(tái)具有軟件、硬件和I/O的可編程性，可通過(guò)AXI總線實(shí)現(xiàn)ARM與FPGA之間邏輯功能互聯(lián)與功能擴(kuò)展，可基于C++語(yǔ)言完成平臺(tái)功能參數(shù)配置和信息狀態(tài)讀取[14]。另外，PL端的各個(gè)功能模塊如GPIO, SPI等封裝成帶AXI總線的IP核AD9361的接口功能模塊也封裝成AXI總線的IP核，方便與內(nèi)核進(jìn)行數(shù)據(jù)交互和功能配置[15]。PL端與PS端通過(guò)AXI接口完成數(shù)據(jù)交互，其吞吐量最高可達(dá)9.6 Gb/s[16]。

2　實(shí)驗(yàn)研究及數(shù)據(jù)分析

2.1　實(shí)驗(yàn)平臺(tái)搭建

為了驗(yàn)證所提出方法的可行性與效果，測(cè)試所設(shè)計(jì)主信號(hào)源擴(kuò)展裝置的性能，搭建了相應(yīng)的實(shí)驗(yàn)平臺(tái)。該平臺(tái)由射頻信號(hào)源、擴(kuò)展裝置、直流穩(wěn)壓電源及頻譜儀組成，各儀器之間用同軸電纜線連接。首先將信號(hào)源接入射頻前端，然后通過(guò)網(wǎng)口將擴(kuò)展裝置與PC上位機(jī)相連，利用上位機(jī)調(diào)用FPGA主控模塊自帶的軟件開(kāi)發(fā)工具包（Software Development Kit, SDK）對(duì)擴(kuò)展裝置的各項(xiàng)參數(shù)進(jìn)行配置，再由頻譜儀監(jiān)測(cè)擴(kuò)展裝置射頻前端TX輸出的4路信號(hào)，驗(yàn)證這4路擴(kuò)展信號(hào)與源信號(hào)的一致性。

擴(kuò)展裝置由ZYNQ-7020 FPGA主控模塊及AD9361射頻前端模塊組成，射頻前端模塊包含兩塊AD9361芯片，可實(shí)現(xiàn)4路RX/TX，模塊實(shí)物如圖5所示。

擴(kuò)展裝置中使用成熟的ZedBoard ZYNQ-7020開(kāi)發(fā)板作為FPGA主控模塊，包含F(xiàn)MC接頭，實(shí)物如圖6所示，F(xiàn)PGA主控模塊與圖5中的射頻前端通過(guò)FMC接口相連，組成完整的信號(hào)源擴(kuò)展裝置。

實(shí)驗(yàn)研究中選擇作為主信號(hào)源使用的射頻信號(hào)源，型號(hào)為羅德施瓦茨SMR20，其輸出頻率為1 GHz~20 GHz，輸出功率范圍為-30 dBm~20 dBm，也在擴(kuò)展實(shí)驗(yàn)中；頻譜儀選用安捷倫N9020A；網(wǎng)分選用安捷倫E5071C。

2.2　信號(hào)源擴(kuò)展實(shí)驗(yàn)

擴(kuò)展實(shí)驗(yàn)中，首先啟動(dòng)擴(kuò)展裝置，初始化FPGA的GPIO和SPI，用于控制FPGA功能邏輯并對(duì)AD9361寄存器的參數(shù)進(jìn)行配置。進(jìn)行AD9361初始化，如果AD9361射頻前端識(shí)別成功就會(huì)打印初始化成功。AD9361初始化成功后進(jìn)行收發(fā)端濾波器的設(shè)置，將濾波系數(shù)通過(guò)驅(qū)動(dòng)函數(shù)進(jìn)行對(duì)應(yīng)功能配置。接下來(lái)進(jìn)行DAC初始化，其中發(fā)射信號(hào)的數(shù)據(jù)源利用AXI總線與ARM進(jìn)行交互，通過(guò)DDR、DMA、FIFO等功能模塊送入AXI_AD9361接口。TX的數(shù)據(jù)來(lái)源于FPGA模塊，DAC初始化成功后可以進(jìn)行RX通道的ADC初始化，通過(guò)ADC得到原始信號(hào)的幅度、相位信息，再通過(guò)FPGA直接數(shù)字合成（DDS）后，再送入AXI_AD9361接口。

配置好電路后，再對(duì)需要擴(kuò)展的主信號(hào)源進(jìn)行設(shè)置。主信號(hào)源輸出頻率設(shè)為6 GHz，幅度設(shè)為-2.10 dBm，連續(xù)波（CW）模式，頻譜儀測(cè)量的主信號(hào)的頻譜如圖7所示。

接著使用頻譜儀測(cè)試擴(kuò)展裝置的4路輸出信號(hào)的頻譜，如圖8所示。

重復(fù)上述實(shí)驗(yàn)步驟，對(duì)C波段6 GHz、7 GHz、8 GHz 3個(gè)頻點(diǎn)進(jìn)行擴(kuò)展信號(hào)中心頻率及幅度（功率）的測(cè)試，結(jié)果列于表1中。

由表1可知，4路擴(kuò)展信號(hào)的中心頻率及功率與源信號(hào)高度一致，中心頻點(diǎn)未發(fā)生偏移，而幅度的變化與源信號(hào)相比，誤差在±0.02 dBm以內(nèi)，考慮到各個(gè)通道線纜的性能差異，這一結(jié)果仍符合AD9361芯片的輸出通道一致性指標(biāo)。

接著再使用網(wǎng)絡(luò)分析儀測(cè)量4路擴(kuò)展通道的相位一致性，掃描范圍為6~8 GHz，掃描步進(jìn)為3 kHz。將6 GHz、7 GHz、8 GHz作為標(biāo)記點(diǎn)，考慮電纜傳輸造成的相位變化，只記錄4個(gè)擴(kuò)展通道的相位，測(cè)試結(jié)果如圖9所示，數(shù)據(jù)列于表2中?？梢?jiàn)在不同的中心頻率下，4路擴(kuò)展信號(hào)的相位保持了高度一致，誤差在0.4°以內(nèi)，這一結(jié)果也符合AD9361芯片的輸出通道一致性指標(biāo)。

綜合上述實(shí)驗(yàn)結(jié)果，可見(jiàn)使用AD9316及FPGA芯片搭建的電路在C波段能對(duì)主信號(hào)源有效地進(jìn)行輸出通道擴(kuò)展，4路擴(kuò)展信號(hào)在中心頻率上與主信號(hào)完全相同，功率與主信號(hào)高度一致，其相位也保持了高度一致，由此可得，這4路擴(kuò)展信號(hào)完全可以作為主信號(hào)的備份供同步輻射裝置的各個(gè)子系統(tǒng)使用。

3　結(jié)論

為了解決同步輻射裝置主信號(hào)使用功分器分配導(dǎo)致的幅度衰減與精度下降問(wèn)題，本文利用成熟的射頻捷變芯片AD9361，將待擴(kuò)展通道的源信號(hào)下變頻后ADC，獲取其幅度相位信息后，使用FPGA進(jìn)行直接數(shù)字合成（DDS），再DAC輸入AD9361芯片中，利用其多個(gè)發(fā)射通道同步輸出重新上變頻的復(fù)制信號(hào)，以實(shí)現(xiàn)原有信號(hào)通道的擴(kuò)展。搭建了硬件實(shí)驗(yàn)平臺(tái)，對(duì)所提出的信號(hào)源擴(kuò)展方法開(kāi)展了實(shí)驗(yàn)研究，對(duì)擴(kuò)展信號(hào)的中心頻率、幅度、相位進(jìn)行了測(cè)量與分析。實(shí)驗(yàn)結(jié)果表明,所提出的方法能將信號(hào)源輸出的1路信號(hào)有效擴(kuò)展到4路，4個(gè)擴(kuò)展通道所輸出信號(hào)的中心頻率、幅度與源信號(hào)保持高度一致，各通道的相位也保持高度一致。該方法能為同步輻射裝置的多個(gè)子系統(tǒng)提供高精度且同相位的主信號(hào)作為參考或時(shí)鐘使用。